電子可擦式記憶元件及電路之可靠度研究與改進

Abstract

ぇ於HMC現有的Process架構下,改變Process參數:用 既有的結構(如EEPROM, DRAM, etc..),改變SiO/sub 2/之厚 度(如Tunnel Oxide或InterpolyOxide),以觀察在各情況下 F-N Tunneling和Hot-carrier相互消長的情形.亦可改變 Interpoly Oxide之材質(如將SiO/sub 2/改為Si/sub 3/N/sub4 /),以測量其Retention及Coupling Ratio之變化,並就以上 測量結果提出最佳狀況之條件.え寄放於HMC將出的New Product之Test Key內,設計New Structures:a, CMOS Process Compatible EEPROM.b, 用DRAM之PROCESS,設計New Structure, Combines both DRAM and EEPROMCells.c,MONOS.d,Flash EEPROM, by EEPROM Process.ぉ就HMC所提供量產的元件作特性量測:a,High-frequency Program/Erase.可使EERPOM具有Selective Programming/Erasing,較低的 Electric FieldAcross Oxide, Endurance更好.Self Limited:不 會Over Erase.b,Low-Temperature Characterization.在低溫超導的趨式Memory-Device應用在Low Temperature 勢必為未來趨式,而且是一個新的領域.c,Degradation的研究: