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EPROM記憶元件中熱電子效應的可靠性研究
(1995)
莊紹勳
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Chung Steve S
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國立交通大學電子工程研究所
在現今的電子工業裡,非揮發性(Nonvolatile)的半導體記憶元件占了一個非常重要的地位.而元件的可靠性則是顯示元件特性的一種指標, 其中又以熱電子效應引起的可靠性問題最為重要.因此,本計畫中我們將發展一套分析記憶元件可靠性的方法.EPROM(Electrically programmable read-only memory)元件是以熱載子注入(Hot carrier injecction)浮閘的方式來達成其Programming的操作, 在這種高電壓的操作模式下,會造成Si和Oxide界面間的Oxide trapped charges(Qox)和Interface trap(Nit) generation,進而對元件的一些重要特性產生影響, 如Programming time、Threshold voltageshift和Data retention等,所以可靠性的研究便成為記憶元件中不可缺少的工作之一.但是在傳統的電腦輔助設計上,以往對於上述的效應所引起的退化機制卻無提供適當的方法去評估,所以在本計畫中將考慮Qox及Nit對於該元件上列特性的影響及分析.在本計畫中,我們將首先推導出考慮能量傳輸(Energytransport)且具準確性的閘極電流模式,其中除了加上時間的因素外,並將造成可靠性問題的Qox及Nit兩個物理量納入考慮,至於Qox 及Nit的分析是採用電荷幫浦法(Charge pumping method),閘極電流的計算結果則以實驗測量加以驗證;而Qox及Nit的分析則可利用二維元件模擬器驗證其正確性.最後,我們擬就EPROM元件的暫態特性做完整的研究,並以我們所發展的閘極電流模式來分析其在長時期使用下熱電子效應所引起的可靠性問題.
P通道快閃式記憶元件在長時間寫入抹除後由熱載子導致的可靠性問題研究
(1999)
莊紹勳
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Chung Steve S
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交通大學電子工程系
下一世代高性能及高可靠性的N通道MOS元件設計及量測技術探討
(2010)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
下一世代高性能及高可靠性的N通道MOS元件設計及量測技術探討
(2009)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
下一世代高性能及高可靠性的N通道MOS元件設計及量測技術探討
(2011)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
不同型摻雜材料浮動閘極快閃式記憶元件可靠性問題之研究
(2000)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系
低功耗互補式穿隧場效電晶體的設計與製作 (I)
(2016)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
低功耗互補式穿隧場效電晶體的設計與製作 (I)
(2015)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
先進低電壓低功率及高效能快閃式記憶體之研究(I)
(2001)
莊紹勳
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Chung Steve S
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交通大學電子工程系
先進低電壓低功率及高效能快閃式記憶體之研究(II)
(2002)
莊紹勳
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Chung Steve S
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交通大學電子工程系
先進低電壓低功率及高效能快閃式記憶體之研究(III)
(2003)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系
先進奈米應力結構CMOS元件性能與可靠性變異之研究
(2012)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面積很小的情況下，其分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為Random Dopant Fluctuation(RDF)。另一方面，strain 技術已成為90 奈米世代以後的主流技術，由於該元件強調mobility 的提昇以提昇電流ID(driving current)，可以預期，ID variation 將在strain 元件上更受到重視。另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，對於元件考靠性亦將產生影響。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的相關研究方法，來探討ID variation。計劃目的有四：其一是探討strained-Si 元件CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation。其二是利用傳輸理論，探討造成ID variation 的各個因素，其三是利用電流雜訊量測法（ID-RTN），探討各種元件，stress 效應下，RTF(Random Trap Fluctuation)導致的Variation 及可靠性的關聯性。最後，將建立一個多變數(multivariate) 分析法，來了解各個參數在ID variation 所佔的分量，以建立正確的strain 元件設計準則。本計劃為期三年。第一年是運用園區廠商先進的28nm 製程研製bulk control nMOSFET 元件、 nitride-capped layer (CESL) nMOSFET 和strained Si SiC S/D 結構nMOSFET 等先進元件，經由各不同split 元件的實驗，分析探討產生drain current variation 的電性參數，接著進行RDF 導致的Vth Variation 的研究。其次，利用製程與元件模擬，輔助了解RDF 現象，最後討論 Variation 與彈道傳輸的兩個參數（Vinj 和Bsat）間之關聯性。第二年目標是探討 strained-Si pMOS 元件的 variation。首先是探討strained-Si pMOS 元件中， strain 造成的Vth variation。接著進行RDF 導致的Vth Variation 的研究，利用製程與元件模擬，輔助了解RDF 現象，其次，討論彈道傳輸的兩個參數（Vinj 和Bsat）與ID variation 間之關聯性。最後，整合二年的結論，探討nMOSFET/pMOSFET 有效控制variation 且可有效提昇元件 ID performance 之設計準則。第三年目標是探討 strained-Si CMOS 元件中，hot-carrier 造成的trap 分佈，它的spatial distribution 及對元件可靠性的影響。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 Vth 及 ID variation、以及運用傳輸理論，探討variation 和元件可靠性間的關聯性。總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸28nm 元件的製作，探討各種strain CMOS 元件，RDF 及RTF 造成的Vth 及ID variation，建立有效控制variation 且可有效提昇元件 ID performance 及reliability 之設計準則，除了學術研究外，這對於產業應用，有立即的參考價值。
先進奈米應力結構CMOS元件性能與可靠性變異之研究
(2013)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面積很小的情況下，其分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為Random Dopant Fluctuation(RDF)。另一方面，strain 技術已成為90 奈米世代以後的主流技術，由於該元件強調mobility 的提昇以提昇電流ID(driving current)，可以預期，ID variation 將在strain 元件上更受到重視。另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，對於元件考靠性亦將產生影響。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的相關研究方法，來探討ID variation。計劃目的有四：其一是探討strained-Si 元件CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation。其二是利用傳輸理論，探討造成ID variation 的各個因素，其三是利用電流雜訊量測法（ID-RTN），探討各種元件，stress 效應下，RTF(Random Trap Fluctuation)導致的Variation 及可靠性的關聯性。最後，將建立一個多變數(multivariate) 分析法，來了解各個參數在ID variation 所佔的分量，以建立正確的strain 元件設計準則。本計劃為期三年。第一年是運用園區廠商先進的28nm 製程研製bulk control nMOSFET 元件、 nitride-capped layer (CESL) nMOSFET 和strained Si SiC S/D 結構nMOSFET 等先進元件，經由各不同split 元件的實驗，分析探討產生drain current variation 的電性參數，接著進行RDF 導致的Vth Variation 的研究。其次，利用製程與元件模擬，輔助了解RDF 現象，最後討論 Variation 與彈道傳輸的兩個參數（Vinj 和Bsat）間之關聯性。第二年目標是探討 strained-Si pMOS 元件的 variation。首先是探討strained-Si pMOS 元件中， strain 造成的Vth variation。接著進行RDF 導致的Vth Variation 的研究，利用製程與元件模擬，輔助了解RDF 現象，其次，討論彈道傳輸的兩個參數（Vinj 和Bsat）與ID variation 間之關聯性。最後，整合二年的結論，探討nMOSFET/pMOSFET 有效控制variation 且可有效提昇元件 ID performance 之設計準則。第三年目標是探討 strained-Si CMOS 元件中，hot-carrier 造成的trap 分佈，它的spatial distribution 及對元件可靠性的影響。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 Vth 及 ID variation、以及運用傳輸理論，探討variation 和元件可靠性間的關聯性。總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸28nm 元件的製作，探討各種strain CMOS 元件，RDF 及RTF 造成的Vth 及ID variation，建立有效控制variation 且可有效提昇元件 ID performance 及reliability 之設計準則，除了學術研究外，這對於產業應用，有立即的參考價值。
先進奈米應力結構CMOS元件性能與可靠性變異之研究
(2011)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面積很小的情況下，其分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為Random Dopant Fluctuation(RDF)。另一方面，strain 技術已成為90 奈米世代以後的主流技術，由於該元件強調mobility 的提昇以提昇電流ID(driving current)，可以預期，ID variation 將在strain 元件上更受到重視。另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，對於元件考靠性亦將產生影響。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的相關研究方法，來探討ID variation。計劃目的有四：其一是探討strained-Si 元件CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation。其二是利用傳輸理論，探討造成ID variation 的各個因素，其三是利用電流雜訊量測法（ID-RTN），探討各種元件，stress 效應下，RTF(Random Trap Fluctuation)導致的Variation 及可靠性的關聯性。最後，將建立一個多變數(multivariate) 分析法，來了解各個參數在ID variation 所佔的分量，以建立正確的strain 元件設計準則。本計劃為期三年。第一年是運用園區廠商先進的28nm 製程研製bulk control nMOSFET 元件、 nitride-capped layer (CESL) nMOSFET 和strained Si SiC S/D 結構nMOSFET 等先進元件，經由各不同split 元件的實驗，分析探討產生drain current variation 的電性參數，接著進行RDF 導致的Vth Variation 的研究。其次，利用製程與元件模擬，輔助了解RDF 現象，最後討論 Variation 與彈道傳輸的兩個參數（Vinj 和Bsat）間之關聯性。第二年目標是探討 strained-Si pMOS 元件的 variation。首先是探討strained-Si pMOS 元件中， strain 造成的Vth variation。接著進行RDF 導致的Vth Variation 的研究，利用製程與元件模擬，輔助了解RDF 現象，其次，討論彈道傳輸的兩個參數（Vinj 和Bsat）與ID variation 間之關聯性。最後，整合二年的結論，探討nMOSFET/pMOSFET 有效控制variation 且可有效提昇元件 ID performance 之設計準則。第三年目標是探討 strained-Si CMOS 元件中，hot-carrier 造成的trap 分佈，它的spatial distribution 及對元件可靠性的影響。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 Vth 及 ID variation、以及運用傳輸理論，探討variation 和元件可靠性間的關聯性。總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸28nm 元件的製作，探討各種strain CMOS 元件，RDF 及RTF 造成的Vth 及ID variation，建立有效控制variation 且可有效提昇元件 ID performance 及reliability 之設計準則，除了學術研究外，這對於產業應用，有立即的參考價值。
具有反向短通道效應N型MOS元件性能及可靠性的研究
(1996)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系
利用氘化及氮化處理製備高可靠性薄閘氧化層深次微米NMOS元件
(2000)
莊紹勳
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Chung Steve S
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交通大學電子工程系
利用電荷幫浦分佈法研究深次微米N型MOS元件電漿製程傷害之可靠性
(2000)
莊紹勳
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Chung Steve S
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國立交通大學電子工程研究所
奈米CMOS元件不均勻、雜和氧化層缺陷導致臨限電壓變異之研究(I)
(2010)
莊紹勳
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Chung Steve S
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國立交通大學電子工程學系及電子研究所
CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面積很小的情況下，其密度的多寡與分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為 Random Dopant Fluctuation(RDF)。RDF 對Vth Variation 的影響會隨著製程條件與元件結構的不同而有所改變。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的各種可靠性量測法，來研究RDF 及另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，以了解更小元件改進RDF 及RTF 的有效CMOS 元件設計方式。計劃目的有四：其一是探討次奈米世代CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation 與元件結構製程參數相關性。其二是利用電流雜訊量測法（ID-RTN），探討各種strained-Si 元件，Hot carrier stress 效應下，RTF(Random Trap Fluctuation)導致的Vth Variation 及可靠性的關聯性。其三是，利用傳輸理論，了解RDF 及RTF 對趨動電流的影響，最後，將它應用於FinFET 結構的研究，且以SRAM 為Test Vehicle 來驗證此一Vth variation 的改進方法。本計劃為期三年。第一年目標是運用園區廠商先進的 28nm 製程研製bulk control CMOS 元件和strained Si -SiGe/SiC CMOS 等先進元件，建立Takeuchi plot 與元件各製程參數的相關性，進行RDF(Random Dopant Fluctuation)導致的Vth Variation 的研究。接著探討可靠性行為，利用吾人在2009VLSI 發展的電流雜訊量測法（ID-RTN），探討bulk control CMOS 元件RTF(Random Trap Fluctuation)導致的Vth Variation 及可靠性的關聯性。第二年計劃，是探討strained-Si CMOS 元件中，strain 造成的Vth variation。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 variation、以及運用傳輸理論，探討Vth variation 和driving current 間的關聯性。以了解strained CMOS 元件在趨動電流、可靠性及導致Vth Variation 的設計準則。第三年計劃，我們將研究 Vth variation 對FinFET 元件的影響。透過利用FinFET 結構降低 channel impurity 可以有效改善Vth variation 並維持良好的短通道效應，這都有待驗證。探討主題包括FinFET 元件的Vth variation，RTN 的研究、以及FinFET 傳輸特性等，探討何種製程參數及設計有較佳的抑制Vth variation 能力。最後將以SRAM cell 做為Test vehicle 來驗證此一結構用於提昇雜訊邊限(noise margin)的能力。總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸 28nm 元件的製作，探討 Bulk-CMOS、strained-Si CMOS、及FinFET CMOS 三種不同元件，Random Dopant Fluctuation 及Random Trap Fluctuation 造成Vth variation 的影響和driving current 間的關聯性，及利於發展未來更小尺寸CMOS 元件的製程及元件設計，除了學術研究外，這對於產業應用，有立即的幫助。
張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(I)
(2005)
莊紹勳
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Chung Steve S
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交通大學電子工程系
當CMOS 元件的通道長度微縮至100 奈米以下，降低氧化層厚度及提昇通道載子移動率(mobility)，可以大幅提昇驅動電流大小。後者以提昇通道載子移動率較前者採用 high-k 材料為佳。因此，改變通道結構以提昇通道載子移動率，是一可行方式，其有效的方法之一是將通道中加入矽鍺材料以改變矽通道的張力(strain)。最普遍的方法是將矽通道層長在矽鍺層(SiGe)上面。然而，鍺材料的加入，會擴散至矽通道或SiO2/Si 界面，而導至可靠性的問題。另一方面，截至目前，該類元件的熱載子及負偏壓不穩特性(NBTI)的研究，尚付之闕如。因此，該類元件在未來的工業實用上，仍有一段很長的驗證過程待克服。本計劃的目的有二：其一是該元件通道中，鍺含量的最佳化設計及CMOS 元件的設計採用混合式晶格方向(hybrid orientations)通道，另一則是研究更先進的可靠性量測與分析技術。本計劃為期三年。第一年目標是研製張力型矽/矽鍺(strained-Si/SiGe)通道CMOS 元件及界面與可靠性的量測方法研究。首先，我們將製作SION 閘氧化層45-90nm strained Si/SiGeCMOS 元件一批。其次，探討界面的分析方法，尋找Ge 含量與可靠性的相關性，以尋求元件的最佳化，最後，則是研究該類元件的NBTI 特性。第二年計劃，我們將採用不同的通道結構，亦即成長(110)方向的矽通道於SiGe 層上，製作N 型與P 型MOSFET 元件，並進一步驗證元件性能與熱載子、負偏壓不穩特性 (NBTI)等可靠性。這些結果待與第一年的(100)方向的矽通道元件的性能與可靠性做比較。第三年計劃，運用前二年製作的元件，探討該類元件採用不同晶格方向(orientations)，以平衡N-MOSFET 與P-MOSFET 的移動率。最後將找出最佳性能與高可靠度的元件組合。這些結果，有助於建立下一世代高速低功率奈米CMOS 元件採用strained-Si/SiGe 結構的元件設計準則。
張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(II)
(2006)
莊紹勳
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Chung Steve S
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交通大學電子工程系