適用於數位訊號處理之高速可再組處理機單元

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DC 欄位	值	語言
dc.contributor.author	任建葳	zh_TW
dc.date.accessioned	2016-12-20T03:57:08Z	-
dc.date.available	2016-12-20T03:57:08Z	-
dc.date.issued	1993	en_US
dc.identifier.govdoc	NSC82-0404-E009-224	zh_TW
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=59551&docId=8736	en_US
dc.identifier.uri	http://hdl.handle.net/11536/132191	-
dc.description.abstract	數位訊號處理積體電路核心單元是實現視訊處理硬體系統的基礎技術.核心單元中最重要的是一個可再組,高速運算的處理單元,它可以有效地執行多種乘/加相關的動作.本計畫的主旨在於設計和實現此處理單元積體電路.設計的考慮兼顧到可程式,可再組性.並探討在架構,電路層次上, 各式高速設計技術的可行性.本計畫的主要工作內容包括:ぇ完成一個具可再組能力之管流化處理單元架構設計,以及速度與再組性的評估分析;え完成電路與佈圖設計和驗證,以便申請「多晶片計畫」積體電路實作;ぉ探討可用在算術單元,乘加器之各式高速設計技術;�完成此處理單元與高速緩衝器之間的界面設計 ;	zh_TW
dc.description.abstract		en_US
dc.description.sponsorship	行政院國家科學委員會	zh_TW
dc.language.iso	zh_TW	en_US
dc.subject	處理單元	zh_TW
dc.subject	可再組	zh_TW
dc.subject	管流化	zh_TW
dc.subject	數位訊號處理	zh_TW
dc.subject	Data path	en_US
dc.subject	Reconfigurability	en_US
dc.subject	Pipeline	en_US
dc.subject	DSP	en_US
dc.title	適用於數位訊號處理之高速可再組處理機單元	zh_TW
dc.title	A High-Speed Reconfigurable Data Path for DSP Operations	en_US
dc.type	Plan	en_US
dc.contributor.department	交通大學電子研究所	zh_TW
顯示於類別：	研究計畫