應用於三維積體電路之電路分層與成本估計

Abstract

近年來，隨著半導體製程的不斷進步，電晶體大小已微縮至奈米等級且電晶體數目已達到數千萬顆，使得如何提升效能成為一項重大的目標，此外，新一代製程的製造成本急遽上升，在成本和效能為考量目的之下，工程師們試著將晶片堆疊起來，使面積縮小、線長縮短，進而使晶片效能提升。這些堆疊的晶片便是所謂的三維積體電路。其中，負責層與層之間訊號與電源連線的矽穿孔技術扮演著極為重要的角色，利用矽穿孔技術可以大幅縮短線長，提升晶片效能。 由於三維積體電路可以提供許多的好處，因此，估計要用多少成本來換取這些好處便是我們的目的。在此篇論文中，我們提出一個以成本為導向的multilevel的三維積體電路分層方法，可以自動決定最佳的層數使三維積體電路的成本是最低的並且將電路做分層。 我們的實驗使用了工業界提供的八個gate-level netlists。此外，我們為了三維積體電路提出一個修正的Rent’s rule，來說明分層與TSV用量的關聯性，實驗結果證實利用Rent’s rule的確可以準確的預估所需層數與TSV的用量。

In the billion transistor era, 3D stacking offers an attractive solution against the difficulties resulting from large-scale design complexity. In addition, it potentially benefits performance, power, bandwidth, footprint, and heterogeneous technology mixing. Before adopting the 3D design strategy, we need to understand how much cost is required to trade these benefits. In this thesis, hence, we propose a cost-driven multilevel 3D IC partitioning framework. It can automatically partition a gate-level netlist to fit a k-layer 3D IC and also can determine the value of k to minimize the total cost. Experiments are conducted on eight industrial testcases to show the cost efficiency and effectiveness. Moreover, our results prove Rent’s rule, indicating the correlation between the number of layers and through-silicon via usage.