一可測試性序向電路之合成系統

Abstract

我們都曉得序向電路的測試向量產生(test generation) 一直都被視為一項困難的工 作，因為序向電路比組合電路多了一些難以控制及觀察的正反器(flipflop)。為了解 決這個問題除了尋找一個更完善的序向電路測試向量產生器之外，有些人就把正反器 做成可控制及可觀察（掃描設計），效果如同把序向電路轉換成組合電路，如此一來 測試向量產生就和組合電路一樣簡單了。不過這種掃描設計也有其缺點，它必須增加 硬體以便使正反器可控制及觀察；而為了減低額外的輸入端及輸出端，控制正反器的 值及讀出正反器的值都是以串列的方式來完成，所以必須花較長的時間來完成測試向 量產生。 基於以上的理由，我們希望從根本上來解決這個問題。首先得找出是什麼原因造成序 向電路難測，綜合以前各個測試向量產生器所得的結果看來，我們可發現有許多障礙 一直無法找出測試圖樣(test pattern)，這些障礙中有些真的是冗餘障礙(redundant faults) ，也就是這些冗餘障礙增加了測試向量產生的負擔。因為要檢測出序向冗餘 障礙(sequentially redundant faults,SRF's) 是一項很費時且目前並無一個有效的 策略來檢測，所以只要有序向冗餘障礙存在就會給測試向量產生器帶來很多麻煩。 在本論文中提出了一個序向電路的合成程序可得到一個沒有序向冗餘障礙的電路。我 們主要是針對造成序向冗餘障礙的三個原因：對等狀態(equivalent states) 、無法 到達的狀態(unreachable states)及不適當的邏輯結構，分別加入適當的策略於合成 程序中以消除這三個原因，來達到完全可測的目的。我們的程序主要分四部分：(1) 狀態化簡(state minimization)，(2) 狀態編碼(state assignment)，(3) 擴展成2 個狀態，(4) 邏輯化簡(logic optimizaiton)。狀態化簡可去除對等狀態；擴展成2 個狀態就沒有無法到達的狀態；邏輯化簡時限定邏輯結構為內部無反向邏輯(inter－ nal inversion-free) 即可避免相似結構序向冗餘障礙(isomorph-SRF's)。在這程序 下所得到的電路就不會有序向冗餘障礙。