一序向電路之測試圖樣產生器

Abstract

我們在本論文中，提出一個用於邏輯閘階層序向電路的測試樣本產生器。我們採用退 回輸入認定法，也就是說，一個邏輯閘的輸入值是由其之輸出值所決定的，再配合著 九值法，歸納得各種邏輯閘的認定輸入規則，我們依照這些規則以尋找測試樣本，在 找到測試樣本之後，就用障礙模擬器模擬電路，去除可測之障礙，然後再選另一個未 測得之障礙，依前述方法尋找其之測試樣本，在過程中，若判斷出此障礙為不可測之 障礙，則處理下一個障礙，另一方面，若此障礙很難找到測試樣本，則只好放棄不做 而重選下一個障礙。 障礙表是在執行此系統時產生的，有兩種，一種是飲食所有接線的障礙，另一種則是 由前述所得之障礙表，將相等疚的障礙合並之後所得的障礙表。在設定每個邏輯閘的 輸入時，我們用可控制性的結果做依據。為了決定那些輸出位置可以傳出障礙訊息， 我們採用關係訊息的設定法，而此方法也正好能幫助我們在認定每個邏輯閘輸入之障 礙訊息時，有了正確的設定方法。另一方面，為了決定障礙訊息傳至輸出位置時為０ 或１，我們提出傾向性的測量以幫助做判斷。在退回輸入認定法中，最忌諱的是將電 路狀態認定至那些此電路不存在的狀態，因為如此將會造成一個無止境的迴路，或者 很慢才發現有矛盾而必須撤返，因此我們要以事先就找出這些不存在的電路狀態，或 在尋找樣本時，有發現不存在狀態，就將其記起來，如此，我們就能節省時間且容易 找到測試樣本。在認定輸入的過程中有時會發生矛盾的情形，此時我們必須撤返至前 面選擇的位置重新選擇，前面所提的方法皆可減少這種矛盾的發生，也就能減少撤返 的次數，而另一方面我們也使用標記的方法以減少撤返次數及節省時間。 在這個系統中，我們用C 語言寫了數個分別應用上述方法的程式，再加上學長所寫的 SEESIM障礙模擬器，編譯後得到一個序向電路之測試圖樣產生器，然後用1989年IS－ CAS 公佈之標準電路作為實驗電路，得到結果後與STG3比較之。