自我補償之固定長度乘法器及其應用

Abstract

在本論文中，我們提出一個利用自我補償方法的固定長度乘法器架構。在這個架構中，藉由進位估算方程式，只需要少量的全加器就能夠計算所需要的進位補償值。為了減少因為刪除運算元件所造成的誤差，我們的架構會根據不同的乘法器長度而有其相對應的進位估算方程式，以達到最佳的效果。經由模擬結果發現，使用所提出的乘法器架構，刪除誤差可以降低到只有Direct-truncated乘法器的15%，在面積部份，則是縮小到只有傳統Booth乘法器的60%。此外，我們也將這個乘法器架構應用在128點FFT中，和使用Direct-truncated乘法器的128點FFT架構相比，我們的SQNR (Signal to Quantization Noise Ratio)高出了10dB，而面積只增加了2%左右;相較於傳統的Booth乘法器架構，我們可以降低10%的面積，而且只減少約1dB的SQNR。

This thesis introduces a self-compensation method for fixed-width multiplier which receives two n-bit inputs and produces an n-bit product. The truncated part that produces the carry-out bit is replaced with carry-estimation equations. In order to reduce the truncation errors, different input-width multipliers will correspond to different carry-estimation equations. Simulation results show that our self-compensation method can lead to 85% reduction of truncation errors while compared with direct-truncated multipliers, as well as 40% reduction in area of a multiplier while compared with traditional Booth multipliers. In contrast with the 128-FFT using direct-truncated multipliers, our 128-FFT approach has 10dB SQNR improvement and only 2% circuit penalty.