使用於全球定位系統接收器之頻率合成器設計

Abstract

本論文實現了使用於全球定位系統接收器之全差動頻率合成器。此頻率合成器必須能夠承受外來的雜訊，尤其是共模雜訊造成的影響，對於本地振盪器的劇跳特性影響更是嚴重。 本論文以TSMC 0.35um SiGe BiCMOS 3P3M製程，我們提出使用全差動控制之頻率合成器，此架構能有效的避免共模雜訊所造成的頻率漂移。其中，所提出的新型差動式輸出電荷幫浦，能夠提供高擺幅控制電壓，亦能有效的降低輸出波形的劇動。然而，此新型電荷幫浦電路提供了較低的動態消耗功率，但付出了所需之面積增加之缺點，輸出控制電壓擺幅可達正負2.3V，其中正負1V為線性充放電區段。 整體的總消耗功率為22mW，劇跳之均方根值為22.5ps，總晶片面積為1.008X1.008毫米平方。