標題: 一個用於部分與完全解離絕緣矽電路模擬的統整元件模型---65奈米SOI CMOS基體源極內建能障降低的探討
A Unified Model for Partial-Depletion and Full-Depletion SOI Circuit Designs---Investigation of Geometry-Dependent Body-Source Built-in Potential Lowering for 65-nm SOI CMOS
作者: 蘇彬
Su Pin
交通大學電子工程系
公開日期: 2004
官方說明文件#: NSC93-2215-E009-029
URI: http://hdl.handle.net/11536/91012
https://www.grb.gov.tw/search/planDetail?id=911886&docId=172320
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