混合信號積體電路之核心設計技術-子計畫二：100 Gbps/400 Gbps 多通道, 高性能串列傳輸接收機

標題:	混合信號積體電路之核心設計技術-子計畫二：100 Gbps/400 Gbps 多通道, 高性能串列傳輸接收機 100 Gbps/400 Gbps Multi-Channel, High Performance Serial Link Receiver
作者:	陳巍仁國立交通大學電子工程學系及電子研究所
關鍵字:	;
公開日期:	2016
摘要:
官方說明文件#:	MOST105-2221-E009-170
URI:	https://www.grb.gov.tw/search/planDetail?id=11877022&docId=484714 http://hdl.handle.net/11536/131792
Appears in Collections:	Research Plans