超大型積體電路之測試與可測試研究

Abstract

本計畫係一「超大型積體電路之測試與可測試 性研究」長期計畫之第五年.研究內容是基於往 年研究之心得成果,予於延伸探討.其細目如下:一,有限狀態機器之可測試性設計:對有限狀態機器研究新的可測試性設計之架構, 並根據此架構發展一套可測試性線路合成方式, 使合成後的線路易於測試.建立一自動之有限狀 態機器的合成系統,可依照不同的可測試性設計 之架構,自動合成序向電路及產生其功能測試集.二,萬能測試集之產生方法:發展一種以Shannon-Expanding為主的方法,而能以更快 速及更節省記憶體空間的方式,找到和線路內部 結構無關,而只和線路之功能有關的萬能測試集. 此測試集可測試線路之任何Stuck-at障礙.三,多態邏輯測試:�多態邏輯之測試圖樣產生器-將二元邏輯中產 生萬能測試集的觀念延伸到多態邏輯電路上.�多態邏輯之障礙模擬器-建立一多態邏輯之障 礙模擬器,以驗證前述之測試圖樣產生器之效率; 並用以和二元邏輯的障礙模擬器進行比較.四,延遲障礙測試:�非可測試延遲障礙之偵測-非可測試延遲障礙 會浪費障礙模擬與測試圖樣產生的時間.吾人擬 從傳遞路徑之交會(Reconvergence)的分析,找出此類 非可測試延遲障礙.�延遲障礙模擬器-建立一以敏感路徑追蹤( Critical PathTracing)方法之快速的延遲障礙模擬器.�延遲障礙測試圖樣產生器-利用非可測試延遲 障礙偵測的分析,配合上述之延遲障礙模擬器,機 動地調整最佳的輸入圖樣的機率分布,以提高所 產生圖樣之障礙涵蓋率.五,分散式障礙模擬:研究以分散於各處之工作站,透過網路的聯繫,將 費時的序向電路之障礙模擬的輸入圖樣,分配至 各工作站進行分散式的障礙模擬,以充分利用工 作站資源,加速費時的序向電路測試.六,序向電路測試:分析序向電路測試圖樣產生系統的瓶頸處,配合 往年研發之障礙壓縮(Fault Collapsing)方法及快速之 序向電路的障礙模擬器,研究以分散式的處理方 式來產生序向電路之測試集,以提高整個系統之 效率.七,利用雜波測試圖樣測試Stuck-at障礙:研究利用雜波測試圖樣來偵測一些無法由傳統 Stuck-at障礙測試圖樣測到的冗餘障礙,並以此種測 試圖樣提高其障礙涵蓋率.八,混合模式電路之測試研究:研究將應用於數位電路之電路的電流測試方法推 廣至類比電路的電流測試方法.並研究如何將之 推廣至混合模式(即包含數位與類比)電路的測試 中.九,可程式邏輯陣列之障礙模型的建立與分析: