标题: 一可测试性序向电路之合成系统
作者: 吴维修
WU,WEI-XIU
李崇仁
LI,CHONG-REN
电子研究所
关键字: 序向电路;合成系统;TEST-GENERATION;FLIP-FLOP;TEST-PATTERN;REDUNDANT-FAULTS;EQUIVALENT-STATES;LOGIC-OPTIMIZATION
公开日期: 1989
摘要: 我们都晓得序向电路的测试向量产生(test generation) 一直都被视为一项困难的工
作,因为序向电路比组合电路多了一些难以控制及观察的正反器(flipflop)。为了解
决这个问题除了寻找一个更完善的序向电路测试向量产生器之外,有些人就把正反器
做成可控制及可观察(扫描设计),效果如同把序向电路转换成组合电路,如此一来
测试向量产生就和组合电路一样简单了。不过这种扫描设计也有其缺点,它必须增加
硬体以便使正反器可控制及观察;而为了减低额外的输入端及输出端,控制正反器的
值及读出正反器的值都是以串列的方式来完成,所以必须花较长的时间来完成测试向
量产生。
基于以上的理由,我们希望从根本上来解决这个问题。首先得找出是什么原因造成序
向电路难测,综合以前各个测试向量产生器所得的结果看来,我们可发现有许多障碍
一直无法找出测试图样(test pattern),这些障碍中有些真的是冗余障碍(redundant
faults) ,也就是这些冗余障碍增加了测试向量产生的负担。因为要检测出序向冗余
障碍(sequentially redundant faults,SRF's) 是一项很费时且目前并无一个有效的
策略来检测,所以只要有序向冗余障碍存在就会给测试向量产生器带来很多麻烦。
在本论文中提出了一个序向电路的合成程序可得到一个没有序向冗余障碍的电路。我
们主要是针对造成序向冗余障碍的三个原因:对等状态(equivalent states) 、无法
到达的状态(unreachable states)及不适当的逻辑结构,分别加入适当的策略于合成
程序中以消除这三个原因,来达到完全可测的目的。我们的程序主要分四部分:(1)
状态化简(state minimization),(2) 状态编码(state assignment),(3) 扩展成2
个状态,(4) 逻辑化简(logic optimizaiton)。状态化简可去除对等状态;扩展成2
个状态就没有无法到达的状态;逻辑化简时限定逻辑结构为内部无反向逻辑(inter-
nal inversion-free) 即可避免相似结构序向冗余障碍(isomorph-SRF's)。在这程序
下所得到的电路就不会有序向冗余障碍。
URI: http://140.113.39.130/cdrfb3/record/nctu/#NT782430095
http://hdl.handle.net/11536/54705
显示于类别:Thesis