應用新的掃描暫存器之微管線測試

Abstract

近年來，越來越多的積體電路設計者注意到非同步電路的設計，因為非同步電路設計相較於同步電路有許多好處。例如非同步電路在執行時並不是藉由時序信號的時脈來達成同步的動作，而是藉由通訊協定來代替時脈的關係，因此它在信號執行時效能將比同步電路來的好。另外擁有較小的功率消耗也是另一個非同步電路設計吸引積體電路設計者的地方。 然而，非同步電路設計有個較大的問題已經被越來越多人注意到，此問題即是如何來測試非同步電路。因為在同步電路中，所有的測試資料輸入與輸出皆由時序信號來控制，但是非同步電路設計的特色卻是沒有時序信號來進行同步的動作。這種使用通訊協定取代時脈的做法，於測試時會相對複雜且冗長，再加上目前的積體電路設計其測試成本也需加以考量，因此減少測試時間也是相對重要。 本篇論文中我們所選擇研究的非同步電路為微管線 (Micropipeline) 架構，藉由加入掃描測試結構，來增加此架構的可測試性；另外我們改良了新的掃描暫存器，以使其同步的掃描鏈與非同步的控制信號可各自執行，這樣一來將可降低測試時間。 實驗的數據顯示利用我們所提出的掃描測試架構，在增加暫存器硬體花費 24% 下，以 ISCAS’85 的標準比較電路為其中的組合線路，其掃描測試週期數目將比已有的研究之掃描架構少 36%，而測試時間甚至可以節省 45%。因此這個架構在可容忍的硬體花費下，節省非常多的測試時間。