非同步8051處理器之研究與設計

Abstract

傳統的處理器設計會有一個中央時脈來使其運作機制正確，然而，由於 時脈的速度愈來愈快，使得時脈歪斜的情況愈嚴重，因此，需要更多的成本來解 決時脈歪斜的問題，例如：時脈樹(clock tree)使得晶片面積增加。除此之外， 同步系統還有許多問題。若採用非同步的方式來設計處理器將可以有效避免這些 問題。近年來關於非同步處理器在國外已累積相當多的研究與探討。在此，本計 畫基於之前對非同步系統與低耗電系統的成果繼續努力，進一步設計適合非同步 架構的處理器，並且針對非同步電路的合成器作最佳化，以節省面積及耗電量。 在系統晶片設計上，由於可能需整合多個不同時脈的IP，而導致整合 上的困難。在非同步電路中，IP 之間可藉由交握的方式溝通，可以有效的避免 時脈不一致問題。但是，由於目前大多數的IP 仍是屬於同步的架構，如何將非 同步的IP 與同步IP 做整合也是本研究計畫要討論的，我們將設計一個溝通介面 來整合同步系統與非同步系統，並且藉此可達到IP 重複使用性的目的。 在本研究計畫中，我們以設計及實作非同步8051 為目標，主要原因在 於8051 目前已經廣泛用於嵌入式的產品，8051 的架構主要源自於Intel 並且已 經有大量的8051 的衍生性產品。此外，智慧卡(smart card)很多都採用8051 來當其核心，對於無接觸的智慧卡(contactless smart card)正好需要非同步電 路中低耗電量和低電磁放射的優點。